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SystemVerilogによるFPGA/ディジタル回路設計入門

SystemVerilogによる回路設計を実践的に解説
SystemVerilogによるFPGA/ディジタル回路設計入門

このような方におすすめ

・ディジタル回路設計者
・電気・電子・情報系の学生
・ディジタル回路を設計したいmaker
  • 著者小林 和淑／小林 和淑・寺澤 真一・吉河 武文・塩見 準・門本 淳一郎
  • 定価3,300 円（本体3,000 円＋税）
  • B5変　192頁　2023/11発行
  • ISBN978-4-274-23101-8
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  • 概要
  • 主要目次
  • 詳細目次
SystemVerilogによるFPGA/ASIC 設計方法を解説する入門書です。
SystemVerilog は、はデジタル回路設計のデファクトスタンダードであるVerilog HDLを拡張した言語で、検証に関する機能が強化されています．Verilog HDLは、ライバルであるVHDLに比べて比較的書きやすい言語といわれています。
本書は、若い技術者や学生向けに最近のSystemVerilogによるデジタル回路設計を解説するものです。FPGAへの実装やデジタル回路自体の基礎からSystemVerilogによるRISC V（リスク ファイブ）設計、Verilog HDLと比較しての注意点など、実践的な内容を解説しています。
https://www.ohmsha.co.jp/book/9784274231018/

正誤表やDLデータ等がある場合はこちらに掲載しています

第1章　ハードウェア記述言語による FPGA/ASIC 設計
第2章　FPGA への実装入門
第3章　ディジタル回路入門
第4章　SystemVerliog による順序回路設計
第5章　SystemVerilog による FPGA の設計と実装
第6章　SystemVerilog による ASIC 設計
第7章　SystemVerilogとVerilog HDLの対比と記述の罠